ВУЗ:
Составители:
22
11. Особенности ввода конечного автомата.
12. Особенности ввода таблицы истинности.
13. Маршрут создания компонента.
14. Особенности подключения внешних СФ-блоков.
15. Назначение параметров компонентов.
16. Маршрут ввода и редактирования параметров компонентов.
17. Назначение и маршрут ввода рамки условного синтеза.
18. Назначение процедуры генерации VHDL-файлов.
19. Назначение процедуры компиляции VHDL-файлов.
20. Особенности синтеза топологии в САПР FPGA Advantage.
ВАРИАНТЫ ЗАДАНИЙ К ЛАБОРАТОРНОЙ РАБОТЕ
1. Разработать линию задержки входного сигнала DI типа
std_logic_vector(M downto 0) на L периодов тактового сигнала CLK (актив-
ный фронт передний). Сброс регистров линии задержки в нулевое состоя-
ние, асинхронный по активному уровню сигнала RESET = ‘1’. Входные дан-
ные сопровождаются сигналом подсвета IS_DI, при пассивном уровне кото-
рого (IS_DI = ‘0’, RESET = ‘0’) все регистры линии задержки сохраняют те-
кущие значения. Параметры L и М задаются преподавателем и могут быть
описаны как параметры синтеза.
2. Разработать конвейерный сумматор N сигналов типа
std_logic_vector(M downto 0). Тактовый сигнал для регистров конвейера CLK
(активный фронт передний). Сброс регистров в нулевое состояние, асин-
хронный по активному уровню сигнала RESET = ‘1’. Входные данные со-
провождаются сигналом подсвета IS_DI, при пассивном уровне которого
(IS_DI = ‘0’, RESET = ‘0’) все регистры обнуляются по переднему фронту
сигнала CLK. Параметры N и М задаются преподавателем и могут быть опи-
саны как параметры синтеза.
3. Разработать накапливающий сумматор для N последовательно поступивших
данных по шине DI типа std_logic_vector(M downto 0). Тактовый сигнал CLK
(активный фронт передний). Данные выдаются по переднему фронту сигна-
ла CLK сплошным потоком или с промежутками произвольной длительно-
сти. Сброс регистра суммы в нулевое состояние, асинхронный по активному
уровню сигнала RESET = ‘1’. Входные данные сопровождаются сигналом
подсвета IS_DI. Параметры N и М задаются преподавателем и могут быть
описаны как параметры синтеза.
4. Разработать счетчик-формирователь сигнала WIN, управляющего мультип-
лексором двух сигналов DI_1, DI_2 типа std_logic_vector(M downto 0) на вы-
ходную шину DO. Данные по шинам DI_1, DI_2 выдаются по переднему
фронту тактового сигнала CLK сплошным потоком или с промежутками
произвольной длительности из 2 блоков внешней памяти (в задание не вхо-
дит) с матричной организацией (NK строк, MK столбцов) построчно. Сигнал
WIN принимает активный уровень WIN = ‘1’ в диапазоне номеров строк от
