Введение в архитектуру персонального компьютера. Соппа И.В. - 14 стр.

совместимая с шиной компьютера РC/ХТ, образует восемь разъемов по 62 вывода в каждом,
расположенных в два ряда и пронумерованных как А1-А31, В1-В31. Кроме того, к системной
шине также принадлежат шесть разъемов-расширений по 36 выводов с двухрядным
расположением и пронумерованных как С1-С18, D1-D18. Эти шесть разъемов расположены как
продолжение шести из восьми ХТ-разъемов.
       Наличие у AT-bus дополнительного 36-контактного слота расширения приводит к
увеличению количества адресных линий на четыре, а данных – на восемь. Здесь уже становится
возможным передавать параллельно 16 разрядов данных, а благодаря 24 адресным линиям
напрямую обращаться к 16 Мбайтам оперативной памяти. Полная блок-схема магистралей РC/AT
представлена на рис. 1.16.
       Магистраль L-типа объединяет выводы микропроцессора i8086, i80286 или i80386 и
является вспомогательной по отношению ко всем остальным частям компьютера. Основной
шиной, связывающей компьютер в единое целое, является системная магистраль S-типа, которая
непосредственно выведена на все слоты расширения. Локальные шины Х- и М-типа
предназначены для сопряжения микросхем на системной плате и отделены от системной
магистрали буферами (шинными формирователями).
       Системная магистраль поддерживает порты ввода/вывода в диапазоне адресов 100Н-3FFH.
При обращении к памяти шина адреса SA0-SA19 активизируется в течении действия строба
BALE, защелкивание адреса происходит по падающему фронту этого сигнала. Источником
сигнала SA0-SA19 со стороны системной платы могут являться либо буферные регистры,
относящиеся к процессору, либо буферные регистры, относящиеся к контроллера прямого доступа
к памяти (ПДП).

                  L-шина                         S-шина           X-шина
                                Буфер                     Буфер                Порты
                           адреса/данных                  шины             ввода/вывода
      МП
                             LA17-LA23                            М-шина

                                                          Буфер            Оперативная
                                                          шины                память

       Рис. 1.16. Блок схема магистралей РC/AT

       Линии LA17-LA23 дают старшую часть адреса при работе процессора в защищенном
режиме, когда доступ возможен ко всем 16 Мбайтам оперативной памяти. Эти старшие разряды
удерживаются в течение всего цикла обращения к памяти и не требуют запоминания.
       Сигналы IRQ3-IRQ7, IRQ9-IRQ12, IRQ14, IRQ15 формируются платами периферийных
адаптеров для запроса процессора на обслуживание прерывания от периферийного устройства.
Эти сигналы обрабатываются контроллерами прерываний. Приоритеты запросов следуют в
порядке IRQ7-IRQ3, IRQ15, IRQ14, IRQ12-IRQ9 возрастания приоритетов. Запрос на прерывание
принимается по возрастающему фронту сигнала IRQ. Этот сигнал сохраняется высоким, пока
процессор не дает подтверждение запроса на прерывание. Запросы IRQ0-IRQ2, IRQ8 и IRQ13
используются только на системной плате, на магистраль не выводятся, т.е. недоступны для
периферийных адаптеров.
       Сигналы запросов на прямой доступ к памяти DRQ0-DRQ3 и DRQ5-DRQ7 выставляются
периферийными устройствами при необходимости обмена данными между этими устройствами и
памятью. Обмен ведется по системной шине в режиме ПДП минуя микропроцессор. Запросы DRQ
идут на соответствующие входы 2-х контроллеров ПДП. Запрос на прямой доступ генерируется
переводом соответствующей DRQ-линии в состояние с высоким уровнем сигнала. Затем
состояние высокого потенциала поддерживается до прихода сигнала DACK (DACK0-DACK3 и
DACK5-DACK7) подтверждения запросов на ПДП (на что указывает низкий уровень этого
сигнала). Сигнал DACK формируется контроллерами ПДП. Для стандартного исполнения данной
магистрали линии DRQ0 и DACK0 имеют наивысший приоритет и используются для организации
циклов регенерации ОЗУ. Применение этих линий для других целей нежелательно, т.к. может