Введение в архитектуру персонального компьютера. Соппа И.В. - 15 стр.

UptoLike

ВУЗ: 

ДВФУ | Владивосток

Составители: 

Рубрика: 

привести к полной потери информации в ОЗУ. Далее в порядке возрастания номеров запросов
идет уменьшение их приоритетов. Линии DRQ0-DRQ3 организуют байтовый обмен информацией,
DRQ5-DRQ7 – двухбайтовый обмен. Запрос DRQ4 используется только на системной плате.
Сигнал IOR сообщает периферийным устройствам о чтении содержимого порта одного из
них. Он выставляется либо шинным контроллером при чтении порта периферийного устройства,
Либо контроллером ПДП при организации переноса данных напрямую из периферийного
устройства в оперативную память.
Сигнал IOW информирует периферийные устройства о записи в порт одного из них. Адрес
порта находится на линиях SA0-SA15. Этот сигнал формируется либо шинным контроллером,
либо ПДП-контроллером при проведении переноса данных по шине из оперативной памяти в порт
периферийного устройства напрямую, минуя процессор.
Сигнал MEMR информирует схему управления памятью о чтении слова или байта из
оперативной памяти и на шине формируется шинным контроллером, а во время циклов ПДП этот
сигнал выставляется контроллером ПДП.
Сигнал MEMW сообщает о записи слова или байта в оперативную память и напрямую
формируется шинным контроллером, а во время ПДП сигнал MEMW формируется ПДП-
контроллером.
Отличительной особенностью шины специальных управляющих сигналов, является
наличие двух линий тактовых импульсов CLK и ОSC, по которым передаются синхроимпульсы
скваженностью 2 с частотой 6-10 МГц (CLK) и фиксированной частотой 14,31818 МГц (OSC).
Частота работы микропроцессора совпадает с частотой работы системной магистрали.
Стандарт ISA.
Рис. 1.17. Архитектура магистрали ISA
Стандарт ISA (Industry Standard Architecture) - промышленная стандартная архитектура, в
том виде, в котором его используют сейчас, является дальнейшим развитием магистрали AT-bus и
конструктивно полностью ее повторяет. Однако архитектура построения магистрали ISA
принципиально другая (рис 1.17). Ядром магистрали, которое объединяет все компоненты
системы в единое целое, является chipset – специализированная БИС, поддерживающая
взаимодействие между различными типами магистралей на системной плате. В ISA архитектуре 
привести к полной потери информации в ОЗУ. Далее в порядке возрастания номеров запросов
идет уменьшение их приоритетов. Линии DRQ0-DRQ3 организуют байтовый обмен информацией,
DRQ5-DRQ7 – двухбайтовый обмен. Запрос DRQ4 используется только на системной плате.
       Сигнал IOR сообщает периферийным устройствам о чтении содержимого порта одного из
них. Он выставляется либо шинным контроллером при чтении порта периферийного устройства,
Либо контроллером ПДП при организации переноса данных напрямую из периферийного
устройства в оперативную память.
       Сигнал IOW информирует периферийные устройства о записи в порт одного из них. Адрес
порта находится на линиях SA0-SA15. Этот сигнал формируется либо шинным контроллером,
либо ПДП-контроллером при проведении переноса данных по шине из оперативной памяти в порт
периферийного устройства напрямую, минуя процессор.
       Сигнал MEMR информирует схему управления памятью о чтении слова или байта из
оперативной памяти и на шине формируется шинным контроллером, а во время циклов ПДП этот
сигнал выставляется контроллером ПДП.
       Сигнал MEMW сообщает о записи слова или байта в оперативную память и напрямую
формируется шинным контроллером, а во время ПДП сигнал MEMW формируется ПДП-
контроллером.
       Отличительной особенностью шины специальных управляющих сигналов, является
наличие двух линий тактовых импульсов CLK и ОSC, по которым передаются синхроимпульсы
скваженностью 2 с частотой 6-10 МГц (CLK) и фиксированной частотой 14,31818 МГц (OSC).
Частота работы микропроцессора совпадает с частотой работы системной магистрали.

                                       Стандарт ISA.




       Рис. 1.17. Архитектура магистрали ISA


       Стандарт ISA (Industry Standard Architecture) - промышленная стандартная архитектура, в
том виде, в котором его используют сейчас, является дальнейшим развитием магистрали AT-bus и
конструктивно полностью ее повторяет. Однако архитектура построения магистрали ISA
принципиально другая (рис 1.17). Ядром магистрали, которое объединяет все компоненты
системы в единое целое, является chipset – специализированная БИС, поддерживающая
взаимодействие между различными типами магистралей на системной плате. В ISA архитектуре

Страницы