Основы арифметики цифровых процессоров. Вашкевич Н.П - 27 стр.

   Например, число 51,15(8)=101001,001101(2) в шестнадцатиразряд-
ном процессоре будет представлено в дополнительном коде как
      0   0 1 0 1 0 0 1 0 0 1 1 0 1 0 0
    знак       целая часть            дробная часть
   А число – 51,15(8)= – 101001,001101(2) в шестнадцатиразрядном
процессоре будет представлено в дополнительном коде как
   1) кодирование знака числа и инверсия разрядов;
      1   1 0 1 0 1 1 0 1 1 0 0 1 0 1 1
    знак       целая часть            дробная часть
  2) прибавление 1 к младшему биту;
     1   1 0 1 0 1 1 0 1 1 0 0 1 1 0 0
   знак       целая часть           дробная часть

   Перевод числа из дополнительного кода в двоичную систему
счисления выполняется (с учетом формата представления) по тому
же алгоритму, что и в дополнительный:
   1) если знаковый бит равен 0 (число положительное), то знак
числа – «плюс», а само число берется из остальных битов;
   2) если знаковый бит равен 1 (число отрицательное), то знак чис-
ла – «минус», а остальные разряды числа получаются инверсией би-
тов с добавлением 1 в младший бит.
   Например, если в шестнадцатиразрядном процессоре (в смешанном
формате с ФТ) операнд Х в дополнительном коде представлен как
        1   1 0 1 0 1 1 0 1 1 0 0 1 1 0 0
      знак       целая часть             дробная часть

   Тогда представление числа Х в двоичной системе счисления будет
со знаком «минус», и разряды числа, полученные инверсией битов с
добавлением 1 в младший, будут равняться:
      – 0 1 0 1 0 0 1 0 0 1 1 0 0 1 1
             целая часть            дробная часть + 1
      – 0 1 0 1 0 0 1 0 0 1 1 0 1 0 0
  Х= – 101001,001101(2).

                                26