ВУЗ:
Составители:
13
when others => YOUT <= “0000”;
end case;
end if;
end process;
end DECODE_ARCH;
Алфавит моделирования
Важной характеристикой при проектировании устройств и
моделировании является количество различимых состояний сигналов.
Набор всех состояний сигналов составляет алфавит. Простейшим
алфавитом является набор из двух символов: 0 и 1. Взаимодействие
сигналов описывается правилами математической логики. Однако такой
алфавит не является достаточным и ограничивает возможности
моделирования и проектирования. Например, невозможно описание
шинной логики, в том числе схем, имеющих высокоимпедансное
состояние на выходе (Z-состояние), схем с открытым коллектором и т.д.
Затруднено воспроизведение сбойных ситуаций, например, вызванных
подачей управляющих сигналов на триггеры во время, когда
информационные сигналы еще не установлены. Поэтому широко
распространен алфавит из 4-х символов: 0, X, 1 и Z. X
обозначает
неопределенное состояние. В таком состоянии находится, например, выход
логического элемента во время переходного процесса. Символом Z
обозначается высокоимпедансное состояние порта или отключенная
линия. Некоторые упрощенные диалекты языка VHDL используют
четырехсимвольный алфавит.
Более сложный алфавит состоит из 9 символов:
− U – не инициализировано. Если сигналу ранее не
присваивалось какое-либо значение, то
он будет находиться в
этом состоянии. Символ используется только при
моделировании для выявления ошибок инициализации,
поскольку реальный сигнал будет находиться в каком-либо
определенном состоянии или в состоянии X
(неопределенность);
− X – активное неопределенное состояние;
− 0 – активный ноль;
− 1 – активная единица;
− Z – высокоимпедансное состояние;
− L – слабый ноль;
− H – слабая единица;
− W – слабое неопределенное состояние;
13
when others => YOUT <= “0000”;
end case;
end if;
end process;
end DECODE_ARCH;
Алфавит моделирования
Важной характеристикой при проектировании устройств и
моделировании является количество различимых состояний сигналов.
Набор всех состояний сигналов составляет алфавит. Простейшим
алфавитом является набор из двух символов: 0 и 1. Взаимодействие
сигналов описывается правилами математической логики. Однако такой
алфавит не является достаточным и ограничивает возможности
моделирования и проектирования. Например, невозможно описание
шинной логики, в том числе схем, имеющих высокоимпедансное
состояние на выходе (Z-состояние), схем с открытым коллектором и т.д.
Затруднено воспроизведение сбойных ситуаций, например, вызванных
подачей управляющих сигналов на триггеры во время, когда
информационные сигналы еще не установлены. Поэтому широко
распространен алфавит из 4-х символов: 0, X, 1 и Z. X обозначает
неопределенное состояние. В таком состоянии находится, например, выход
логического элемента во время переходного процесса. Символом Z
обозначается высокоимпедансное состояние порта или отключенная
линия. Некоторые упрощенные диалекты языка VHDL используют
четырехсимвольный алфавит.
Более сложный алфавит состоит из 9 символов:
− U – не инициализировано. Если сигналу ранее не
присваивалось какое-либо значение, то он будет находиться в
этом состоянии. Символ используется только при
моделировании для выявления ошибок инициализации,
поскольку реальный сигнал будет находиться в каком-либо
определенном состоянии или в состоянии X
(неопределенность);
− X – активное неопределенное состояние;
− 0 – активный ноль;
− 1 – активная единица;
− Z – высокоимпедансное состояние;
− L – слабый ноль;
− H – слабая единица;
− W – слабое неопределенное состояние;
Страницы
- « первая
- ‹ предыдущая
- …
- 11
- 12
- 13
- 14
- 15
- …
- следующая ›
- последняя »
