Проектирование цифровых устройств с помощью языка описания аппаратуры VHDL. Бобрешов А.М - 14 стр.

                                  14

        − - – не важно (любое состояние). Этот символ введен для
            оптимизации синтезируемой схемы. Если реализация
            алгоритма на некотором интервале времени не зависит от
            значения сигнала, то имеет смысл присвоить этому сигналу
            значение ‘-’. При этом компилятор сам подставляет то
            конкретное значение, которое приводит к более оптимальной
            реализации устройства или проще реализуется.
     Разница между слабыми и активными состояниями заключается в
том, что слабый сигнал формируется от источников, имеющих
повышенное выходное сопротивление по сравнению с активными
источниками. Поэтому источник, выдающий активный сигнал, подавляет
слабый. Например, буфер с открытым коллектором генерирует слабую
единицу, но активный ноль. Наличие такого сложного алфавита позволяет
описывать такие схемотехнические приемы, как использование монтажной
логики и др.
     При записи программ на VHDL пользователь может сам задавать
алфавит моделирования тех или иных конструкций, задавая тип сигнала.
Например,
     signal S1: bit;
     signal S2: std_logic;
     Сигнал S1 имеет тип bit, который включает только два значения: 0 и
1. Тип std_logic (сигнал S2) включает алфавит из 9 элементов,
рассмотренный выше.

      Типы данных и декларации объектов
      Язык VHDL основан на концепции строгой типизации данных, т. е.
любой единице информации в программе должно быть присвоено имя, и
для нее должен быть определен тип. Определение информационной
единицы размещается в разделе деклараций архитектуры или процесса, в
котором оно используется, или иерархически предшествующего модуля.
Тип данных определяет набор значений объектов, отнесенных к этому
типу, а также набор допустимых преобразований этих данных. Данные
разных типов несовместимы в одном выражении.
      Данные, используемые в программах, относятся к одной из
следующих категорий: константы, переменные, сигналы и файлы.
Различие между сигналами и переменными будет рассмотрено позже.
      На следующей диаграмме изображена структура типов данных в
языке VHDL. Серым цветом отмечены типы, не поддерживаемые в
синтезируемом подмножестве языка и используемые только для
компьютерного моделирования.