Архитектура микроконтроллера Intel 8051. Горюнов А.Г - 25 стр.

UptoLike

ВУЗ: 

ТПУ | Томск

Составители: 

Рубрика: 

25
2 Организация портов ввода / вывода микроконтроллера
8051
Все четыре порта (P0-P3) предназначены для ввода или вывода
информации побайтно. Схемотехника портов ввода/вывода MCS51 для
одного вывода показана на рис. 4 – 7 [1].
Каждый из портов содержит регистр-защелку (SFR P0 — SFR P3),
входной буфер и выходной драйвер. Каждый из разрядов регистра-
защелки SFR является D-триггером, информация в который заносится с
внутренней шины данных микроконтроллера по сигналу «Запись в SFR
Pх» (х= 0, 1, 2, 3) от центрального процессорного элемента (CPU). С
прямого выхода D-триггера информация мажет быть выведена на
внутреннюю шину по сигналу «Чтение SFR Pх» от CPU, а с вывода
микросхемы («из внешнего мира») по сигналу «Чтение выводов Pх».
Одни команды активизируют сигнал «Чтение SFR PI», другие -
«Чтение выводов РI».
Выходные драйверы портов 0 и 2, а также входной буфер порта 0
используются при обращении к внешней памяти (ВП). При этом через
порт 0 в режиме временного мультиплексирования сначала выводится
младший байт адреса ВП, а затем выдается или принимается байт
данных. Через порт 2 выводится старший байт адреса в тех случаях,
когда разрядность адреса равна 16 бит.
Все выводы порта 3 могут быть использованы для реализации
альтернативных функций, перечисленных в таблице 6. Эти функции
могут быть задействованы путем записи 1 в соответствующие биты
регистра-защѐлки (P3.0-P3.7) порта 3.
Порт 0 является двунаправленным, а порты 1-3 -
квазидвунаправленными. Каждая линия портов может быть
использована независимо для ввода или вывода.
По сигналу RST в регистры-защѐлки всех портов автоматически
записываются единицы, настраивающие их тем самым на режим ввода.
Все порты могут быть использованы для организации
ввода/вывода информации по двунаправленным линиям передачи.
Однако порты 0 и 2 не могут быть использованы для этой цели в
случае, если система имеет внешнюю память, связь с которой
организуется через общую разделяемую шину адреса/данных,
работающую в режиме временного мультиплексирования.
Особенности электрических характеристик портов
Выходные каскады триггеров SFR портов Р1 – РЗ выполнены на
полевых транзисторах с внутренней нагрузкой, в то время как
аналогичные каскады триггеров SFR P0 – на транзисторах с открытым
стоком. Каждая линия любого из портов может независимо

Страницы