Операционное устройство. Хлуденев А.В. - 33 стр.

контакты, описанные в ресурсе нижнего уровня. Проверить связи между
блоками и ресурсами можно командами View\Ascend Hierarchy, View\Descend
Hierarchy.
     Далее    необходимо      подключить   к   проекту    VHDL-библиотеку
функциональных моделей элементов ta.vhd. Для этого в менеджере проекта
надо выбрать папку In Design, правой кнопкой мыши активизировать
выпадающую команду Add File. Библиотека ta.vhd находится в папке \TA.
Программа предложит выбрать тип файла (Select File Type) – в нашем случае
это VHDL SimModel.
     Основная подготовка выполнена, и теперь можно запустить программу
моделирования. Для этого надо активизировать окно менеджера проекта и
выполнить команду Tools/Simulate. В качестве ответа на запрос о способе
моделирования надо указать верхнюю строчку In design. После этого
автоматически запустится программа моделирования OrCAD Simulate. Она
сообщит, что проект открыт, в ответ необходимо подтвердить необходимость
загрузки схемы.
     Активизируя команду Stimulus/Create Test Bench, автоматически созда-
ется вектор тестов, то есть описания внешних воздействий. В диалоговом окне
этой команды выбирается проект в целом и на строке VHDL Output File
указывается имя выходного файла. Для подключения файла тестов к проекту
указывается опция Add to Project. Созданный таким образом файл тестов
необходимо отредактировать в среде текстового редактора OrCAD, чтобы
задать значения операндов и описания управляющих сигналов. Значения
операндов IA и IB в процессе моделирования не изменяются, поэтому их
значения можно задать в блоке описания внешних сигналов операционного
устройства в двоичной или шестнадцатиричной форме. Например, значения
IA= -11 и IB = 13 можно задать следующим образом

signal    os : std_logic_vector(15 downto 0);
signal    ia : std_logic_vector(7 downto 0):=x”8B”;
signal    ib : std_logic_vector(7 downto 0):=x”0D”;
signal    res : std_logic;
signal    clk : std_logic;

Описания изменяющихся во времени входных воздействий должны следовать
после комментария

--Place stimulus and analysis statements here.
 process begin
  -- modify the delay values and clock signal name
  Clk <= '0'; wait for 10 ns;
  Clk <= '1'; wait for 10 ns;
end process;
process begin
  -- modify the delay values and clock signal name
  res <= '1'; wait for 10 ns;
  res <= '0'; wait;
end process;
33