Основы микропроцессорной техники. Ливенцов С.Н - 99 стр.

UptoLike

ВУЗ: 

ТПУ | Томск

Составители: 

Рубрика: 

99
вентиля И вырабатывается сигнал сброса делителя частоты сигналов
тактового генератора, запрещающий формирование импульсов сдвига.
В момент смены стопового бита на стартовый бит (момент начала
передачи нового кадра) на линии "Данные" появится уровень логиче-
ского нуля и тем самым будет снят сигнал сброса с делителя частоты.
Состояние 4-разрядного двоичного счетчика (делителя частоты) начнет
изменяться. Когда на счетчике накопится значение 8, он выдаст сигнал,
поступающий на входы сдвигового регистра и счетчика импульсов
сдвига. Так как частота сигналов генератора тактовых импульсов при-
емника должна совпадать с частотой генератора тактовых импульсов
передатчика, то сдвиг (считывание) бита произойдет примерно на се-
редине временного интервала, отведенного на передачу бита данных, т.
е. времени, необходимого для выработки шестнадцати тактовых им-
пульсов. Это делается для уменьшения вероятности ошибки из-за воз-
можного различия частот генераторов передатчика и приемника, иска-
жения формы передаваемых сигналов (переходные процессы) и т. п.
Следующий сдвиг произойдет после прохождения шестнадцати такто-
вых импульсов, т. е. на середине временного интервала передачи пер-
вого информационного бита.
При приеме в сдвиговый регистр девятого бита кадра (восьмого
информационного бита) из него "выдвинется" стартовый бит и, следо-
вательно, в сдвиговом регистре будет размещен весь принятый байт
информации. В этот момент счетчик импульсов сдвига придет в нуле-
вое состояние и на его выходе будет выработан единичный сигнал, по
которому содержимое сдвигового регистра перепишется в буферный
регистр, в регистр состояния А2 запишется 1 и он будет информиро-
вать процессор об окончании приема очередного байта, вентиль И под-
готовится к выработке сигнала "Сброс" (этот сигнал сформируется по-
сле прихода первого стопового бита).
Получив сигнал готовности (1 в регистре А2), процессор выполнит
команду "Ввод" (см. пример 2 в разд. 5.3). При этом вырабатывается
управляющий сигнал системного интерфейса "Ввод", по которому
производятся пересылка принятого байта данных из буферного регист-
ра в процессор (сигнал "Чтение") и сброс регистра состояния А2.
Отметим, что для простоты изложения в контроллере на рис. 36 не
показаны схемы контроля стоповых бит принимаемого кадра. Не пока-
заны также схемы контроля четности или нечетности (паритета) пере-
даваемой информации (обычно в передаваемом байте восьмому биту
придается значение 0 или 1, так чтобы в этом байте было четное коли-
чество единиц). В реальных контроллерах имеются такие схемы, и если
контроллер не принимает из линии связи нужного количества стопо-

Страницы