Математическое моделирование в микроэлектронике. Ч.2. Лукьяненко Е.Б. - 22 стр.

UptoLike

Составители: 

22
Entity dtype is
Port (d, ck: in std_logic;
q: out std_logic);
end dtype;
architecture behavior of dtype is
begin
B1: Block
(ck’event and ck=’1’)
begin
q<=guarded d;
end block B1;
end behavior;
Другая форма записи триггера:
Library ieee;
Use ieee.std_logic_1164.all;
Entity dtype is
Port (d, ck: in std_logic;
q: out std_logic);
end dtype;
architecture behavior of dtype is
begin
process
begin
waint until ck’event and ck=’1’;
q<=d;
end process;
end behavior;