Конспекты лекций по цифровой электронике. Насыров И.А. - 25 стр.

      Аналогично для трех разрядных кодов получим:                                             Используя приведенную таблицу, легко записать систему ФАЛ, описывающих
                                   F= = F2= F1= F0= ,                                   алгоритм операции арифметического сложения
                                                                                                             s = x1 x0 + x1 x0 = x1 ⊕ x0 ,                       (5.8)
                         F> = F2= + F2= F1> + F2= F1= F0> ,
                                                                                                                        p = x1 x0 .                              (5.9)
                                    F< = F= + F> .
                                                                                                Функция, описываемая выражением (5.8), очень часто встречается при
      В общем случае для n-разрядных двоичных кодов можно записать:                     разработке цифровых устройств. Ее называют функцией Исключающее ИЛИ (см. Ч. I,
                                  F= = Fn −1= Fn − 2 = K F0= ,                          табл. 2.3), или суммой по модулю два. Таким образом, для суммирования двух
                                                                                        двоичных одноразрядных кодов необходимо выполнить логическую операцию
                    F> = Fn −1> + Fn −1= Fn − 2> + Fn −1= Fn − 2= K F1= F0> ,   (5.7)
                                                                                        Исключающее ИЛИ. Обратная ей функция Исключающее ИЛИ-НЕ определяется как
                                        F< = F= + F> .                                  (см. Ч. I, табл. 2.3):
       Таким образом, с использованием цифровых компараторов, имеющих                                       s = x1 ⊕ x0 = x1 x0 + x1 x0 .                       (5.10)
ограниченную разрядность входных слов, на основании системы ФАЛ (5.7) всегда                  Логические элементы, выполняющие операции Исключающее ИЛИ и
можно построить устройство требуемой разрядности.                                       Исключающее ИЛИ-НЕ, всегда имеют только два входа, т. е. операции всегда
5.4. Сумматоры                                                                          выполняются только над двумя переменными.
Сумматором называется комбинационное логическое устройство, предназначенное                                                         Таблица 5.6
для выполнения операции арифметического сложения чисел, представленных в виде                          Таблица истинности сложения разрядов
двоичных кодов.                                                                                            многоразрядных двоичных кодов
       Термин сумматор охватывает широкий спектр устройств, начиная с
                                                                                                          x1       x0      p-1    s      p
простейших логических схем, до сложнейших цифровых узлов. Общим для всех этих
устройств является арифметическое сложение чисел, представленных в двоичной                               0        0        0     0      0
форме. Рассмотрим более подробно некоторые конкретные схемотехнические                                    0        1        0     1      0
решения, предназначенные для реализации поставленной задачи.                                              1        0        0     1      0
                                                                                                          1        1        0     0      1
Алгоритм двоичного сложения
Для начала получим ФАЛ, описывающие операции арифметического сложения двух                                0        0        1     1      0
одноразрядных двоичных кодов x1 и x0. Алгоритм ее выполнения поясняется                                   0        1        1     0      1
таблицей истинности (табл. 5.5). В графе s приведено значение результата сложения                         1        0        1     0      1
(суммы), а в графе р - полученное при этом значение переноса в старший разряд.                            1        1        1     1      1
Следует обратить внимание на отличия результатов, получаемых при                              Таблица 5.5 применима только для сложения одноразрядных двоичных кодов
арифметическом и логическом сложениях. При логическом сложении в последней              или младших разрядов многоразрядных слов. Таблица сложения старших разрядов
строке столбца s присутствовало бы значение 1. Это отличие результатов данных           многоразрядных двоичных слов должна быть дополнена переменной возможного
операций не позволяет применить для арифметического суммирования элемент ИЛИ,           переноса из более младшего разряда (табл. 5.6). ФАЛ, описывающие результаты
а требует разработки специализированного устройства.                                    сложений, в этом случае будут иметь вид
       Значение сигнала переноса, равного единице в последней строке таблицы 5.5,
говорит о том, что результат, полученный при выполнении операции
арифметического сложения, в этом случае не может быть представлен двоичным
                                                                                                                                   (         )
                                                                                                               s = ( x1 ⊕ x0 ) p1 + x1 ⊕ x0 p−1 ,               (5.11)
кодом, разрядность которого равна разрядности слов слагаемых. Для представления                                    p = x1 x0 + ( x1 ⊕ x0 ) p−1 .                (5.12)
результата необходимо слово, имеющее на один разряд больше, чем коды слагаемых.
                                                  Таблица 5.5.                                 Из выражения (5.11) следует, что для получения суммы двух разрядов
                     Таблица истинности сложения двух                                   необходимо сначала выполнить операцию Исключающее ИЛИ над исходными
                        одноразрядных двоичных кодов                                    слагаемыми x1 и х0 и затем еще одну операцию Исключающее ИЛИ над результатом
                                                                                        первой операции Исключающее ИЛИ и сигналом переноса из предыдущего разряда.
                     x1         x0          s          p
                                                                                        Для получения сигнала переноса также необходимо воспользоваться результатом
                     0           0          0          0                                операции Исключающее ИЛИ над слагаемыми x1 и x0.
                     0           1          1          0
                                                                                        Классификация сумматоров
                     1           0          1          0
                                                                                        Классификация сумматоров может быть выполнена по различным признакам.
                     1           1          0          1                                Рассмотрим наиболее часто встречающиеся из них.
                                            49                                                                                50