Конспекты лекций по цифровой электронике. Насыров И.А. - 26 стр.

      По числу выводов различают: полусумматоры, одноразрядные сумматоры,
многоразрядные сумматоры.
    •    Полусумматором называется устройство, предназначенное для сложения
         двух одноразрядных кодов, имеющее два входа и два выхода и
         формирующее из сигналов входных слагаемых сигналы суммы и переноса в
         старший разряд.
    •    Одноразрядным сумматором называется устройство, предназначенное для
         сложения двух одноразрядных кодов, имеющее три входа и два выхода, и     Рис. 5.5. Структурная схема реализации            Рис. 5.6. Полусумматор (а) и его
         формирующее из сигналов входных слагаемых и сигнала переноса из                    операции Исключающее ИЛИ (а) и ее                 условное обозначение (б)
         младших разрядов сигналы суммы и переноса в старший разряд.                        условное обозначение (б)
    •    Многоразрядным сумматором называется устройство, предназначенное для             С использованием сказанного легко можно синтезировать логическую схему
         сложения двух многоразрядных кодов, формирующее на выходе код суммы      двоичного полусумматора (рис. 5.6 (а)). Условное графическое обозначение
         и сигнал переноса в случае, если результат сложения не может быть        двоичного полусумматора показано на рис. 5.6 (б).
         представлен кодом, разрядность которого совпадает с разрядностью кодов   Одноразрядный сумматор
         слагаемых. В свою очередь, многоразрядные сумматоры подразделяются на    Функционирование одноразрядного сумматора определяется системой ФАЛ (5.11) и
         последовательные и параллельные. В последовательных сумматорах           (5.12). Техническая реализация данной ФАЛ может быть выполнена на ЛЭ любого
         операция сложения выполняется последовательно разряд за разрядом,        типа. Рассмотрим, например построение одноразрядного сумматора с
         начиная с младшего. В параллельных все разряды входных кодов             использованием схем двоичных полусумматоров (рис. 5.7 (а)). Очевидно, что для
         суммируются одновременно.                                                этой цели необходимо два полусумматора и элемент ИЛИ.
       Различают комбинационные сумматоры - устройства, не имеющие                        Следует отметить, что если синтезировать схему одноразрядного сумматора
собственной памяти, и накапливающие сумматоры, снабженные собственной             непосредственно по табл. 5.6 относительно элементарных ЛЭ, можно получить более
внутренней памятью, в которой аккумулируются результаты выполненной операции.     простое техническое решение.
При этом каждое очередное слагаемое прибавляется к уже имевшемуся в устройстве
значению.
       По способу тактирования различают синхронные и асинхронные сумматоры. В
синхронных сумматорах время выполнения операции арифметического суммирования
двух кодов не зависит от вида самих кодов и всегда остается постоянным. В
асинхронных сумматорах время выполнения операции зависит от вида слагаемых.
Поэтому по завершении выполнения суммирования необходимо вырабатывать
специальный сигнал завершения операции.
      В зависимости от используемой системы счисления различают двоичные,                  Рис. 5.7. Одноразрядный сумматор (а) и его условное обозначение (б)
двоично-десятичные и другие типы сумматоров.
                                                                                          Условное графическое обозначение одноразрядного сумматора приведено на
Двоичный полусумматор                                                             рис. 5.7 (б).
Согласно определению, выходные сигналы двоичного полусумматора должны
соответствовать системе ФАЛ (5.8) и (5.9). Для ее технической реализации          Многоразрядный сумматор параллельного действия
необходимы логические элементы И и Исключающее ИЛИ. Так как ранее элемент         В этом сумматоре согласно данному ранее определению операции суммирования
Исключающее ИЛИ не был описан, рассмотрим возможность его построения на yже       должны выполняться одновременно по всем разрядам исходных двоичных чисел. Из
известных элементах. Для этого преобразуем выражение (5.5) к базису И-НЕ          этого следует, что такой сумматор должен иметь отдельные аппаратные средства для
воспользовавшись техническими приемами, описанными в параграфе 3.2 части I        выполнения суммирования в каждом разряде.
                                                                                          Рассмотрим приведенную на рис. 5.8 типовую структуру 4-х разрядного
            s = x1 ⊕ x0 = x1 x0 + x1 x0 = x1 x0 + x1 x0 = x1 x0 ⋅ x1 x0           сумматора, выполненного с использованием трех одноразрядных сумматоров и
                                                                                  одного полусумматора. Разряды кодов слагаемых подаются на соответствующие
                   = ( x1 | x0 ) ⋅ ( x1 | x0 ) = ( x1 | x0 ) | ( x1 | x0 ).       входы сумматоров, выходы суммы которых подсоединяются к первым входам ЛЭ И,
Техническая реализация полученного выражения приведена рис. 5.5. На этом же       используемых в качестве выходных ключей, на вторые входы которых подается
рисунке показано условное графическое обозначение элемента Исключающее ИЛИ.       сигнал Z, определяющий момент считывания результата. Выход сигнала переноса
                                                                                  сумматора нулевого разряда подается вход переноса сумматора первого разряда и т.д.



                                             51                                                                           52