Системное программное обеспечение. Особенности программирования 32-разрядных процессоров. Рощин А.В. - 141 стр.

формат данных и сигналов управления позволяет контроллеру независимо
общаться с каждым из устройств цепочки, при условии, конечно,
исправности самих ячеек интерфейса JTAG.
     Общая структурная схема организации поддержки интерфейса JTAG
показана на рисунке 4.46. Тестируемая часть устройства (например,
процессора) в этом случае имеет своих на входах и выходах (участвующих
в тестировании) специальные ячейки BS Cell (Boundary Scan Cell – ячейки
сканирования     границ),   содержащие   в   себе   элементы   памяти   и
переключатели.




        Рисунок 4.46 – Организация поддержки интерфейса JTAG

     Это позволяет отключать входы тестируемой логики от внешних
цепей и подавать на них заранее известные сигналы, установленные
предварительно в элементах памяти ячеек, или фиксировать в этих
элементах поступающие извне входные сигналы в требуемый момент
времени.
     Аналогично, можно управлять и выходами тестируемого устройства,
отключая их от внешних цепей с одновременной подачей в них сигналов


                                     141