Проектирование цифровых устройств с помощью языка описания аппаратуры VHDL. Бобрешов А.М - 50 стр.

UptoLike

ВУЗ: 

ВГУ | Воронеж

Составители: 

Рубрика: 

50
end if;
end process;
end rs232_tx_arch;
В интерфейсной части компонента представлены следующие
сигналы (порты).
RST - Асинхронный сброс. Активное состояние - логическая 1. Если
не используется (в большинстве случаев), то должен быть привязан к
состоянию логического 0.
DATA - передаваемые данные.
DATA_READY - готовность данных. После того, как на этом входе
установлено состояние логической 1, начинается передача. Состояние
DATA и DATA_READY должно удерживаться
как минимум до ближайшего
переднего фронта сигнала CLK.
CLK - сигнал тактирования компонента. Частота должна составлять
16 x baudrate, то есть в 16 раз превышать значение скорости в настройках
интерфейса.
BUSY - сигнализирует о занятости компонента. Логическая 1
выставляется в том случае, когда идет передача данных.
TXD - линия передатчика. С помощью этого сигнала производится
передача данных в
виде описанных выше пакетов.
Архитектурное тело содержит 3 процесса. Хотя функционирование
протокола можно описать в виде единственного процесса, приведенное
описание позволяет более четко представлять схемотехническую
реализацию компонента.
Первый процесс описывает функционирование конечного автомата с
двумя состояниями: WAIT_FOR_BYTE и BYTE_TRANSFER. В первом
состоянии компонент ожидает активного состояния сигнала DATA_READY,
после чего переходит в состояние
, когда происходит передача пакета.
Передача пакета занимает 160 периодов тактового сигнала CLK, после чего
компонент автоматически возвращается в состояние WAIT_FOR_BYTE.
Второй процесс реализует счетчик, который считает периоды
тактового сигнала в ходе передачи пакета. В состоянии WAIT_FOR_BYTE
счетчик сбрасывается. Значения счетчика используется для контроля
временных интервалов в ходе передачи пакета.
Третий процесс реализует
сдвиговый регистр, выполняющий
параллельно-последовательное преобразование, а также управляющую
логику для этого регистра.
Передаваемый пакет содержит стартовый бит, 8 бит данных, а также
стоповый бит, длительность которого равна 1. Компонент содержит только
синтезируемые конструкции и операторы. 
                                   50
       end if;
   end process;
end rs232_tx_arch;

      В интерфейсной части компонента представлены следующие
сигналы (порты).
      RST - Асинхронный сброс. Активное состояние - логическая 1. Если
не используется (в большинстве случаев), то должен быть привязан к
состоянию логического 0.
      DATA - передаваемые данные.
      DATA_READY - готовность данных. После того, как на этом входе
установлено состояние логической 1, начинается передача. Состояние
DATA и DATA_READY должно удерживаться как минимум до ближайшего
переднего фронта сигнала CLK.
      CLK - сигнал тактирования компонента. Частота должна составлять
16 x baudrate, то есть в 16 раз превышать значение скорости в настройках
интерфейса.
      BUSY - сигнализирует о занятости компонента. Логическая 1
выставляется в том случае, когда идет передача данных.
      TXD - линия передатчика. С помощью этого сигнала производится
передача данных в виде описанных выше пакетов.
      Архитектурное тело содержит 3 процесса. Хотя функционирование
протокола можно описать в виде единственного процесса, приведенное
описание позволяет более четко представлять схемотехническую
реализацию компонента.
      Первый процесс описывает функционирование конечного автомата с
двумя состояниями: WAIT_FOR_BYTE и BYTE_TRANSFER. В первом
состоянии компонент ожидает активного состояния сигнала DATA_READY,
после чего переходит в состояние, когда происходит передача пакета.
Передача пакета занимает 160 периодов тактового сигнала CLK, после чего
компонент автоматически возвращается в состояние WAIT_FOR_BYTE.
      Второй процесс реализует счетчик, который считает периоды
тактового сигнала в ходе передачи пакета. В состоянии WAIT_FOR_BYTE
счетчик сбрасывается. Значения счетчика используется для контроля
временных интервалов в ходе передачи пакета.
      Третий процесс реализует сдвиговый регистр, выполняющий
параллельно-последовательное преобразование, а также управляющую
логику для этого регистра.
      Передаваемый пакет содержит стартовый бит, 8 бит данных, а также
стоповый бит, длительность которого равна 1. Компонент содержит только
синтезируемые конструкции и операторы.

Страницы