Составители:
несколько иначе, чем показано на рис. 11 б), в случае удержания во время
цикла высокого уровня сигнала OE#.
Время доступа T
AC
у типовых микросхем составляет порядка 10 нс.
Поэтому реально такие микросхемы могут работать на частотах, близких к
частоте системной шины, только если эти частоты не превышают 66 МГц.
Несколько позже появилась синхронная пакетная статическая память
(SBSRAM), ориентированная на выполнение пакетного обмена
информацией, который характерен для кэш-памяти. Эта память включает в
себя внутренний счетчик адреса, предназначенный для перебора адресов
пакета, и использует сигналы синхронизации CLK, как и синхронная DRAM
память (см. ниже п. 2.3.2.).
Для организации пакетного обмена, помимо имеющихся
у асинхронной
памяти управляющих сигналов CS#, OE# и WE#, в синхронную память также
введены сигналы ADSP# (Address Status of Processor) и CADS# (Cache
Address Strobe), сопровождающие передачу адреса нового пакета, а также
сигнал ADV# (Advance) продвижения на следующий адрес пакета. Пакетный
цикл всегда предусматривает передачу четырех элементов, так как
внутренний счетчик имеет всего 2 бита, причем
перебор адресов в пределах
пакета может быть последовательным или с расслоением (чередованием) по
банкам (при использовании процессоров семейства X86).
Временные диаграммы пакетных циклов чтения и записи приведены на
рис. 12. Обращения к синхронной памяти могут быть и одиночными. В этом
случае низкому уровню сигнала ADSP#, указывающему на передачу адреса,
37
Страницы
- « первая
- ‹ предыдущая
- …
- 35
- 36
- 37
- 38
- 39
- …
- следующая ›
- последняя »
