Организация ЭВМ и систем. (Память ЭВМ). Копейкин М.В - 42 стр.

UptoLike

ВУЗ: 

СЗТУ | Санкт-Петербург

Составители: 

Рубрика: 

заштрихованная часть. По истечении времени доступа T
RAC
(RAS Access Time
– задержка появления данных на выходе DATA по отношению к моменту
спада сигнала RAS#) на шине данных устанавливаются считанные из памяти
данные. Теперь после удержания данных на шине в течение времени,
достаточного для их фиксации, сигналы RAS# и CAS# переводятся в
единичное состояние, что указывает на окончание цикла обращения к
памяти.
Цикл записи начинается так, как и цикл чтения, по спаду сигнала RAS#
после подачи адреса строки. Записываемые данные выставляются на шину
данных одновременно с подачей адреса столбца, а сигнал разрешения записи
WE# при этом переводится в нулевое состояние (известен и несколько иной
цикл “задержанной” записи). По истечении времени, достаточного
для
записи данных в элементы памяти, сигналы данных, WE#, RAS# и CAS#
снимаются, что говорит об окончании цикла записи.
Помимо названного параметра T
RAC
– времени доступа по отношению к
сигналу RAS# (его значение для микросхем второй половины 90-х годов XX
столетия составляло от 40 нс до 80 нс), - на диаграмме на рис.15 указаны еще
несколько времен:
T
RCD
– минимальное время задержки между подачей сигналов RAS# и
CAS# (RAS-to-CAS Delay);
T
RAS
и T
CAS
– длительности (активного уровня) сигналов RAS# и CAS#;
T
RC
и T
WC
– длительности циклов чтения и записи соответственно;
T
RP
и T
CP
– времена подзаряда строки и столбца соответственно (время
подзаряда определяет минимальную задержку, необходимую перед подачей
очередного сигнала RAS# или CAS#, после снятия (подъема в “1”) текущего).
Значения времен T
RC
и T
WC
для памяти (90-х годов) составляли порядка 50 – 100 нс,
так что на одно (полное) обращение уходило от 5 до 7 циклов системной шины в
зависимости от ее частоты, особенностей используемого чипсета и, собственно,
быстродействия памяти. Так, для системной шины с частотой 66 Мгц длительность цикла
составляет порядка 15 нс, что для 5 – 7 циклов дает диапазон 75 – 100 нс, если
же частота
системной шины составляла 100 Мгц, то 5 циклов занимают 50 нс.
Подача адреса двумя частями удлиняет цикл обращения к памяти.
Вместе с тем большинство обращений непосредственно к оперативной
памяти производится по последовательным адресам.
42

Страницы