Организация ЭВМ и систем. (Память ЭВМ). Копейкин М.В - 46 стр.

UptoLike

Составители:

Рубрика:

Временные диаграммы простых пакетных циклов чтения и записи

приведены на рис. 18 и 19.

Назначение основных сигналов приведено в таблице. Длина пакетов в

SDRAM программируется, и на диаграммах показаны операции для пакетов

длиной 4 цикла (32 байта). Временные параметры, указанные на диаграммах,

имеют следующий смысл:

– задержка данных по отношению к сигналу CAS# (CAS Latency):

минимально время (в тактах синхроимпульсов) между подачей сигнала CAS#

и появлением считанных данных на шине DQ;

RAS

– минимальное время (в тактах синхроимпульсов) активизации

банка (Row Active State): минимально допустимое время удержания строки

открытой;

– время цикла строки (Row Cycle): минимальный временной

интервал (в тактах синхроимпульсов) между двумя последовательными

командами активации одного и того же банка (t

= t

RAS

+ t

);