Математическое моделирование в микроэлектронике. Ч.2. Лукьяненко Е.Б. - 10 стр.

UptoLike

Составители: 

10
FOR i in 1 to 3 LOOP
Y(i)<=A(i) AND B(i);
END LOOP;
Оператор RETURN expression; возвращает значение из функции.
Оператор NULL - пустой оператор, не выполняет никаких действий.
Интерфейс объекта.
Полное VHDL-описание объекта состоит как минимум из двух описаний:
описания интерфейса объекта и описания тела объекта (описание архитектуры).
Интерфейс
описывается в объявлении объекта: ENTITY DECLARATION
и определяет входы и выходы объекта, его входные и выходные порты PORTS
и параметры настройки GENERIC. Параметры настройки отражают тот факт,
что некоторые объекты могут иметь управляющие входы, с помощью которых
может производиться настройка объектов, в частности, задаваться время
задержки.
Например, у объекта Q1 три входных порта Х1, Х2, Х3 и два выхода Y1,
Y2.
Описание его интерфейса на VHDL имеет вид:
ENTITY Q1 is
Port (X1, X2, X3: IN REAL; Y1, Y2: OUT REAL);
END Q1;
Порты объекта характеризуются направлением потока информации. Они
могут быть:
- входными (IN);
- выходными (OUT);
- двунаправленными (INOUT);
- двунаправленными буферными (BUFFER);
- связными (LINKAGE).
А также имеют тип, характеризующий значения поступающих на них
сигналов:
- целый (INTEGER);
- вещественный (REAL);
- битовый (BIT);
- символьный (CHARACTER).
Тело объекта описывает его структуру
или поведение, и содержится в
описании ARCHITECTURE.
Средства VHDL базируются на представлении о том, что описываемый
объект ENTITY представляет собой структуру из компонент COMPONENT,
соединяемых линиями связи. Каждая компонента, в свою очередь, является
объектом и может состоять из компонент низшего уровня (иерархия объектов).
Взаимодействуют объекты путём передачи сигналов SIGNAL по линиям связи.
Описание структуры объекта строится как описание связей компонент,
каждая из которых имеет имя, тип и карты портов. Карта портов PORT MAP
определяет соответствие портов компонент поступающим на них сигналам.