Математическое моделирование в микроэлектронике. Ч.2. Лукьяненко Е.Б. - 11 стр.

UptoLike

Составители:

Рубрика:

Можно интерпретировать карту портов как разъём, на который приходят

сигналы и в который вставляется объект-компонента.

Принятая в VHDL форма описания связей компонент имеет вид:

Имя: тип связь (сигнал, порт);

Например:

U1: NOR2 PORT MAP (DATA0=>CK, DATA1=>CK, RESULT=>A);

RESULT

NOR2

DA TA 0

DA TA 1

ОПИСАНИЕ ОБЪЕКТА

Пусть имеется объект F. Он имеет два входа А1 и А2 и два выхода В1 и

В2. Таблица истинности для объекта F:

Входы Выходы

А0 А1 В1 В2

0 0 0 1

0 1 0 1

1 0 0 1

1 1 1 0

Сначала в VHDL-описании задаются библиотеки.

Library ieee;

Use ieee.std_logic_1164.all;

Затем объявляется объект F. Входы и выходы могут объявляться как

одиночные порты или как шины.

1. Объявление входов и выходов как одиночных портов:

Entity F is

Port (A0, A1: in std_logic;

B1, B2: out std_logic);

End F;

2. Объявление входов в виде шины: