Математическое моделирование в микроэлектронике. Ч.2. Лукьяненко Е.Б. - 15 стр.

UptoLike

ВУЗ: 

ТТИ ЮФУ | Таганрог

Составители: 

Рубрика: 

15
Сигнал X введен потому, что порт В1 описании иинтерфейса объявлен
выходным, то есть с него нельзя считывать сигнал и запись B2 <= not B1 была
бы некорректной.
Введем задержки в распространение сигнала. Пусть задержка на выход
В1 равна 10 нс и на выход В2 – 15 нс. Тогда:
Library ieee;
Use ieee.std_logic_1164.all;
Entity F is
Port (a0, a1: in std_logic;
B1, b2: out std_logic);
Enf F;
Architecture F_В of F is
Signal X: std_logic;
Begin
X <= a0 and a1 after 10ns;
B2 <= not (X) after 5ns;
B1 <= X;
End;
СТРУКТУРНОЕ ОПИСАНИЕ АРХИТЕКТУРЫ
Описание представляет собой архитектуру объекта как набор компонент,
соединенных между собой и обменивающихся сигналами. Компоненты
представляют собой библиотечные элементы. Их функции описаны на языке
VHDL.
A1
X
U1
and2
B2
B1
U2
inv 1
A0
Рис.
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY SCHEMATIC1 IS PORT (
A0 : IN std_logic;
A1 : IN std_logic;
B1 : OUT std_logic;
B2 : OUT std_logic
); END SCHEMATIC1;

Страницы