Математическое моделирование в микроэлектронике. Ч.2. Лукьяненко Е.Б. - 16 стр.

UptoLike

ВУЗ: 

ТТИ ЮФУ | Таганрог

Составители: 

Рубрика: 

16
ARCHITECTURE STRUCTURE OF SCHEMATIC1 IS
-- COMPONENTS
COMPONENT and2
PORT (
DATA0 : IN std_logic;
DATA1 : IN std_logic;
RESULT : OUT std_logic
); END COMPONENT;
COMPONENT inv1
PORT (
RESULT : OUT std_logic;
DATA : IN std_logic
); END COMPONENT;
-- SIGNALS
SIGNAL X : std_logic;
-- INSTANCE ATTRIBUTES
-- GATE INSTANCES
BEGIN
B1<=X;
U1 : and2 PORT MAP(
DATA0 => A0,
DATA1 => A1,
RESULT => X
);
U2 : inv1 PORT MAP(
RESULT => B2,
DATA => X
);
END STRUCTURE;
ЗАДЕРЖКИ СИГНАЛОВ
Объект с задержкой можно представить состоящим из двух: идеального
элемента и элемента задержкки:
В языке VHDL встроены две модели задержки: инерциальная
и
транспортная.

Страницы