Математическое моделирование в микроэлектронике. Ч.2. Лукьяненко Е.Б. - 18 стр.

UptoLike

Составители:

Рубрика:

Тип результата Примечание

S’TRANSACTION BIT S изменяется каждый раз, когда S

активен

S’STABLE BOOLEAN TRUE (1) , если не было событий за

интервал времени Т

S’DELAYED SIGNAL Предыдущее значение S в момент

NOW-T

S’ACTIVE BOOLEAN TRUE, если сигнал активен

S’EVENT BOOLEAN TRUE, если происходит событие S

S’LAST_EVENT TIME Время последнего события S

Например, в вентиле 2И возникает риск сбоя, когда фронт одного сигнала

перекрывает срез другого. Эта запрещенная ситуация записывается следующим

образом:

Architecture C1 of 12 is

Signal Z: std_logic :=’0’ --запись исходного состояния сигнала

Begin

Process (X1, X2)

Z<=X1 and X2;

Assert not (Z=’0’ and not Z’STABLE and Z’DELAYED (10NS)=’0’);

Report “риск сбоя в вентиле 12”;

Severity warning;

Y<= transport Z after 10ns;

End C1;

ПАКЕТЫ

Описание пакета VHDL задается ключевым словом PACKAGE и

используется, чтобы собирать часто используемые элементы конструкции для

применения в других проектах. Пакет состоит из описания пакета и

дополнительного тела пакета (Package body)

Описание пакета содержит:

1. Объявление типов;

2. Объявление констант;

3. Описания сигналов;