Проектирование гибридно-пленочных интегральных микросхем. Романова М.П. - 16 стр.

UptoLike

ВУЗ: 

УлГТУ | Ульяновск

Составители: 

Рубрика: 

16
Площадь, занимаемая всеми резисторами микросхемы, равна сумме площа-
док, занимаемых отдельными резисторами
S
Σ R
=
∑
n
iR
S
1
, ( 2.7 )
где S
Ri
— площадь i-го резистора.
2.2.6. Определение необходимой площади подложки для размещения топо-
логической структуры микросхемы.
Из технологических соображений элементы микросхемы располагаются на
некотором расстоянии от края подложки, т. е. полезная площадь подложки не-
сколько меньше ее полной площади. Назовем коэффициентом заполнения или
коэффициентом плотности топологической структуры микросхемы k
s
отноше-
ние площади подложки S'
к используемой ее части S, ограниченной контуром,
в котором расположена топологическая структура микросхемы:
k
s
= S'/S.
( 2.8 )
Тогда S = S'/k
s
.
Величина k
s
в среднем равна 0,45- 0,55 и определяется количеством элемен-
тов в схеме, типом элементов (резистор, конденсатор, контактная площадка,
навесной элемент), количественным соотношением между элементами различ-
ных типов и сложностью связей между элементами, т. е. морфологической свя-
зью в схеме. С увеличением количества элементов в схеме при несложной связи
между ними (простые схемы каскадов, отсутствие цепей обратной связи и др.)
коэффициент k
s
приближается к 0,5; при усложнении связей между элементами
схемы k
s
меньше 0,5; при этом возрастает площадь, занимаемая проводящей
пленкой, - следствие проводниковых связей. С уменьшением количества эле-
ментов в схеме при простых связях между ними k
s
больше 0,5; наибольшего
значения этот коэффициент достигает, когда среди элементов микросхемы до-
минируют конденсаторы. Для топологической структуры схемы из нескольких
конденсаторов k
s
может достигнуть значений, близких к единице. Схемы высо-
кочастотные и с большими мощностями рассеяния требуют большой площади
микросхемы.
Необходимая площадь подложки определяется формулой
S = ( S
Σ R
+ S
C
+ S
K
+ S
ЭН
)/k
S
( 2.9 )
где S
Σ R
и S
С
- площадь, занимаемая всеми peзucтopами и конденсаторами схе-
мы; S
K
-
площадь, занимаемая всеми контактными площадками; S
Э.Н
- пло-
щадь, занимаемая навесными элементами, которые не могут быть расположе-
ны над пленочными элементами и занимают площадь на подложке.
Соотношение сторон подложки определяется на этапе графического анализа
принципиальной электрической схемы. Окончательные размеры подложки ус-
танавливаются после разработки топологической структуры - на этапе разработ-

Страницы